Lehrveranstaltung | Typ | SWS | ECTS-Credits | LV-Nummer |
---|---|---|---|---|
Computer Aided Design | ILV | 2,0 | 3,0 | M-ISCD-2.03 |
IC Design and Implementation | PT | 4,0 | 5,0 | M-ISCD-2.05 |
Master Thesis | MT | 0,0 | 24,0 | M-ISCD-4.01 |
Master Thesis - Seminar | ILV | 4,0 | 6,0 | M-ISCD-4.02 |
Lehrveranstaltung | Typ | SWS | ECTS-Credits | LV-Nummer |
---|---|---|---|---|
IC Evaluation | PT | 1,5 | 2,0 | M-ISCD-3.02 |
Introduction to Computer Aided Design | ILV | 4,0 | 6,0 | M-ISCD-1.01 |
Introduction to Project | PT | 2,0 | 3,0 | M-ISCD-1.05 |
Titel | Autor | Jahr |
---|---|---|
An accurate low power comparator for floating supplies by use of chopped compensation method | Arlin ORTIZ RODRIGUEZ | 2020 |
Trimmable Low-Power Oscillator in SMART Technology | Kateryna Vidiakina | 2020 |
Architectural Feasibility and Implementation of a Continuous-Time Sigma-Delta ADC with Multi-Bit Feedback for Sensor Applications | Andreas Legnar | 2019 |
A 5 MSps 10-bit SAR ADC | Mohamed Foued M'HISSEN | 2018 |
Analog design of low-dropout regulator with fast load regulation | Natalya Lavrentik | 2018 |
System-Level Emulation of RF Transceiver Mixed-Signal Design | Lejla Iriškić | 2018 |
Concept Modeling and Characterization of Level Shifters | Sukhmani BHAMRAH | 2017 |
Introduction of Gate Oxide Test Chip for Tools and Processes Control | Anastasiia NOSOVA | 2017 |
Modeling of All-Digital Phase-Locked Loop for Wireless Applications | Vedran SESIC | 2017 |
Advanced Pseudo Differential Amplifer with Output Common Mode Regulation and Phase Shift Retention | Sagarika DONEPUDI | 2016 |
Analysis and Design of Low Power Linear Voltage Regulator for a Wide Range of Capacitive Load Suitable for Automotive Applications | Stefan Mačnik | 2016 |
A High Speed Low Power OPAMP in 65nm CMOS Technology for Wireless Communication | Aruna Medarametla | 2015 |
Associating Pre-silicon Verification with Post-silicon Validation for the Power Down Supply Module in SPT9 Technology | Tiefeng CHEN | 2015 |
Implementation of a Safety Verification Environment based on Fault Injection | Irina-Diana VIDRAŞCU | 2015 |
Automatic Synthesis of OPAMPs Oriented to Sigma-Delta ADCs | Juan Manuel González | 2014 |
Design of a Low Power Low Area Switched Capacitor Sub-Bandgap Voltage Reference | Daniel Neumaier | 2014 |
Linearity and Noise Investigation of pipelined ADCs | Thomas Hribar | 2014 |
Optimization of a MEMS-Based Oscillator | Markus Burian | 2014 |
Implementation of Analog Regression Test Methodology in the Mixed-Signal Design Flow | Carlos Humberto GARCíA ROJAS | 2013 |
Integrated Color Sensor in Standard CMOS Technology | Graciele Batistell | 2013 |
Sigma-Delta architectures using noise shaping embedded SAR ADCs | Florida Dervishi | 2013 |
Optimization of Digital Test Concept for Integrated Sensors | Alexander Plautz | 2012 |
Semi-automated IR-drop Analysis of CMOS Integrated Analog Frontends | Guruvaiah GOLLA | 2012 |
Concept Development of a Power Management Unit for an Automotive Body Power Application Controller Designed in a High Voltage 0.13 µm CMOS Technology. | Ioan-Alexandru Trancã | 2011 |
Model Hardware Correlation for Parasitic Extraction Tools in 130nm Process | David Kubálek | 2011 |
Digital Protection Methods of Output Drivers as Replacement of Thermal Sensors | Andreas Tributsch | 2010 |
Titel | Autor | Jahr |
---|---|---|
An accurate low power comparator for floating supplies by use of chopped compensation method | Arlin ORTIZ RODRIGUEZ | 2020 |
Trimmable Low-Power Oscillator in SMART Technology | Kateryna Vidiakina | 2020 |
Titel | Autor | Jahr |
---|---|---|
Architectural Feasibility and Implementation of a Continuous-Time Sigma-Delta ADC with Multi-Bit Feedback for Sensor Applications | Andreas Legnar | 2019 |
Titel | Autor | Jahr |
---|---|---|
A 5 MSps 10-bit SAR ADC | Mohamed Foued M'HISSEN | 2018 |
Analog design of low-dropout regulator with fast load regulation | Natalya Lavrentik | 2018 |
System-Level Emulation of RF Transceiver Mixed-Signal Design | Lejla Iriškić | 2018 |
Titel | Autor | Jahr |
---|---|---|
Concept Modeling and Characterization of Level Shifters | Sukhmani BHAMRAH | 2017 |
Introduction of Gate Oxide Test Chip for Tools and Processes Control | Anastasiia NOSOVA | 2017 |
Modeling of All-Digital Phase-Locked Loop for Wireless Applications | Vedran SESIC | 2017 |
Titel | Autor | Jahr |
---|---|---|
Advanced Pseudo Differential Amplifer with Output Common Mode Regulation and Phase Shift Retention | Sagarika DONEPUDI | 2016 |
Analysis and Design of Low Power Linear Voltage Regulator for a Wide Range of Capacitive Load Suitable for Automotive Applications | Stefan Mačnik | 2016 |
Titel | Autor | Jahr |
---|---|---|
A High Speed Low Power OPAMP in 65nm CMOS Technology for Wireless Communication | Aruna Medarametla | 2015 |
Associating Pre-silicon Verification with Post-silicon Validation for the Power Down Supply Module in SPT9 Technology | Tiefeng CHEN | 2015 |
Implementation of a Safety Verification Environment based on Fault Injection | Irina-Diana VIDRAŞCU | 2015 |
Automatic Synthesis of OPAMPs Oriented to Sigma-Delta ADCs | Juan Manuel González | 2014 |
Design of a Low Power Low Area Switched Capacitor Sub-Bandgap Voltage Reference | Daniel Neumaier | 2014 |
Linearity and Noise Investigation of pipelined ADCs | Thomas Hribar | 2014 |
Optimization of a MEMS-Based Oscillator | Markus Burian | 2014 |
Implementation of Analog Regression Test Methodology in the Mixed-Signal Design Flow | Carlos Humberto GARCíA ROJAS | 2013 |
Integrated Color Sensor in Standard CMOS Technology | Graciele Batistell | 2013 |
Sigma-Delta architectures using noise shaping embedded SAR ADCs | Florida Dervishi | 2013 |
Optimization of Digital Test Concept for Integrated Sensors | Alexander Plautz | 2012 |
Semi-automated IR-drop Analysis of CMOS Integrated Analog Frontends | Guruvaiah GOLLA | 2012 |
Concept Development of a Power Management Unit for an Automotive Body Power Application Controller Designed in a High Voltage 0.13 µm CMOS Technology. | Ioan-Alexandru Trancã | 2011 |
Model Hardware Correlation for Parasitic Extraction Tools in 130nm Process | David Kubálek | 2011 |
Digital Protection Methods of Output Drivers as Replacement of Thermal Sensors | Andreas Tributsch | 2010 |
Titel | Autor | Jahr |
---|---|---|
Measurements for Sub-1uA Voltage Reference | 2016 | |
Sub-1uA Voltage Reference | 2016 | |
Technology Porting and Redesign of a Latch-Based Random Access Memory (LBRAM) | 2012 |
Titel | Autor | Jahr |
---|---|---|
Measurements for Sub-1uA Voltage Reference | 2016 | |
Sub-1uA Voltage Reference | 2016 |
Titel | Autor | Jahr |
---|---|---|
Technology Porting and Redesign of a Latch-Based Random Access Memory (LBRAM) | 2012 |
Laufzeit | Jänner/2020 - November/2022 |
Projektleitung | |
Projektmitarbeiter*innen | |
Forschungsschwerpunkt | Hochfrequenztechnik |
Studiengang | |
Forschungsprogramm | Kooperative Forschung |
Förderinstitution/Auftraggeber |
The main goal of the Project is to develop an agile analog design methodology where the IC analog engineering knowledge will be captured in executable generators.
The target of the project is to design of basic analog blocks and systems that will be reused across different SOCs and CMOS technologies.
- Silicon Austria Labs GmbH (Fördergeber/Auftraggeber)
Laufzeit | März/2017 - April/2021 |
Projektleitung | |
Projektmitarbeiter*innen | |
Forschungsschwerpunkt | Mikroelektronik |
Studiengang | |
Forschungsprogramm | Bridge: Bridge 4. Frühphase |
Förderinstitution/Auftraggeber |
Integrierte Bausteine mit komplexen elektronischen Systemen, auch Systems-on-Chip oder SoCs genannt, sind heutzutage aus Geräten der mobilen Kommunikation, des Internets, der Verbraucher- und Unterhaltungselektronik und in zunehmendem Maße auch neuen Einsatzbereichen, von der Medizin bis zur Landwirtschaft, nicht mehr wegzudenken. Neben der enormen Komplexität dieser Bausteine zählen eine geringe Verlustleistungsaufnahme und ein zuverlässiger Betrieb zu deren typischen Eigenschaften. Intern bestehen SoCs häufig aus autonomen Einheiten wie CPUs, DSPs, Graphikprozessoren, Speicherblöcken sowie Schnittstellen zu Sensoren oder Antennen. Da trotz des üblicherweise asynchronen Betriebs und nicht einheitlicher Schnittstellen große Datenmengen in kürzester Zeit zwischen diesen Bausteinen ausgetauscht werden müssen, haben Forschungsarbeiten der letzten Jahre bereits zu beachtlichen System-on-Chip und Network-on-Chip (NoC) Lösungen geführt. Während serielle Hochgeschwindigkeitsnetzwerke im Halbduplex-Betrieb für den Inter-Chip Datenaustausch bereits gut etabliert sind und auch Forschungsarbeiten in Richtung Vollduplex-Betrieb bekannt werden, sind diese Techniken on-Chip nicht direkt anwendbar. Moderne Halbleiter-Fertigungstechnologien (Very Deep Submicron - VDSM) erzeugen Strukturen in der Größenordnung von nur wenigen Nanometern, wodurch sich geometrische und somit auch physikalische Eigenschaften jener Metall- und Isolationsschichten ändern, die nun für einen schnellen on-Chip Datentransport zur Verfügung stehen. Auch durch den on-Chip Einsatz paralleler Datenleitungen wächst die Datenrate nicht in jenem Tempo, mit dem die Transistoren kleiner werden und damit die Komplexität der Bausteine zunimmt. Einen möglichen Lösungsansatz könnte hier ein noch wenig erforschtes on-Chip Vollduplex Netzwerk mit multidrop und multi-input multi-output (MIMO) Eigenschaften darstellen. Vorteile, welche sich für SoCs und NoCs der Zukunft dadurch ergeben könnten sind:• Der effektive Datendurchsatz verdoppelt sich gegenüber den bestehenden Halbduplex Lösungen.• Die Energieaufnahme pro Bit (pJ/Bit) wird reduziert.• Durch eine bessere Nutzung der Datenleitungen bzw. Busse wird die Siliziumfläche reduziert und damit die Zuverlässigkeit erhöht.Die geplanten Forschungsarbeiten konzentrieren sich auf Modellierung und Design von on-Chip Netzwerken von System bis zur physikalischen Ebene und benötigen zur Verifikation auch die Entwicklung und Fertigung von Testchips in einer sub-100nm CMOS Technologie. Angestrebt werden analoge, durch spezielle digitale Kompensationstechniken unterstützte Lösungen zur Echounterdrückung (Vollduplex Betrieb) sowie zur Dämpfung des Übersprechens (MIMO), wobei die erwarteten Forschungsergebnisse auch für eine Vollduplex Drahtloskommunikation von Interesse sein könnten.Das Forschungsprojekt wird von Mitarbeitern des Studiengangs "ISCD – Integrated Systems and Circuits Design" der FH-Kärnten in Villach (CUAS), dem Indian Institute of Technology in Mandi, Indien (IIT) und der Infineon Technologies Austria in Villach (IFX) bearbeitet.
- FFG (Fördergeber/Auftraggeber)
- Fachhochschule Kärnten - gemeinnützige Privatstiftung (Lead Partner)
- Infineon Technologies Austria AG
Laufzeit | April/2014 - September/2019 |
Projektleitung | |
Projektmitarbeiter*innen | |
Forschungsschwerpunkt | Mikroelektronik |
Studiengang | |
Forschungsprogramm | BM.WFJ: Josef-Ressel-Zentrum |
Förderinstitution/Auftraggeber |
The research activities of the proposed Ressel Center at FH-Kärnten will focus on modeling and implementation of integrated radio-frequency (RF) systems and circuits based on standard integrated circuit CMOS technologies. The tasks include all necessary development steps from modeling, simulation, circuit implementation to lab characterization supporting future integrated wireless communication systems.
- Christian Doppler Forschungsgesellschaft (Fördergeber/Auftraggeber)
- Intel Mobile Communications Austria GmbH (Lead Partner)
Laufzeit | Februar/2012 - Mai/2012 |
Projektleitung | |
Forschungsschwerpunkt | Mikroelektronik |
Studiengang | |
Forschungsprogramm | Kurs im 7. EU-Rahmenprogramm |
Förderinstitution/Auftraggeber |
Vom 13.-17. Februar 2012 ist die Fachhochschule Kärnten Gastgeber des IDESA Kurses "Advanced Analog Design Flow".
IDESA ist ein Projekt innerhalb des EC Framework 7, bei dem Hochschulen in Hinblick auf die schnelle Entwicklung der IC Design- und Implementation Flows für Deep-Submicron Technologien unterstützt werden.
- STFC Science and Technology Facilities Council (Fördergeber/Auftraggeber)
Laufzeit | Jänner/2020 - November/2022 |
Projektleitung | |
Projektmitarbeiter*innen | |
Forschungsschwerpunkt | Hochfrequenztechnik |
Studiengang | |
Forschungsprogramm | Kooperative Forschung |
Förderinstitution/Auftraggeber |
The main goal of the Project is to develop an agile analog design methodology where the IC analog engineering knowledge will be captured in executable generators.
The target of the project is to design of basic analog blocks and systems that will be reused across different SOCs and CMOS technologies.
- Silicon Austria Labs GmbH (Fördergeber/Auftraggeber)
Laufzeit | März/2017 - April/2021 |
Projektleitung | |
Projektmitarbeiter*innen | |
Forschungsschwerpunkt | Mikroelektronik |
Studiengang | |
Forschungsprogramm | Bridge: Bridge 4. Frühphase |
Förderinstitution/Auftraggeber |
Integrierte Bausteine mit komplexen elektronischen Systemen, auch Systems-on-Chip oder SoCs genannt, sind heutzutage aus Geräten der mobilen Kommunikation, des Internets, der Verbraucher- und Unterhaltungselektronik und in zunehmendem Maße auch neuen Einsatzbereichen, von der Medizin bis zur Landwirtschaft, nicht mehr wegzudenken. Neben der enormen Komplexität dieser Bausteine zählen eine geringe Verlustleistungsaufnahme und ein zuverlässiger Betrieb zu deren typischen Eigenschaften. Intern bestehen SoCs häufig aus autonomen Einheiten wie CPUs, DSPs, Graphikprozessoren, Speicherblöcken sowie Schnittstellen zu Sensoren oder Antennen. Da trotz des üblicherweise asynchronen Betriebs und nicht einheitlicher Schnittstellen große Datenmengen in kürzester Zeit zwischen diesen Bausteinen ausgetauscht werden müssen, haben Forschungsarbeiten der letzten Jahre bereits zu beachtlichen System-on-Chip und Network-on-Chip (NoC) Lösungen geführt. Während serielle Hochgeschwindigkeitsnetzwerke im Halbduplex-Betrieb für den Inter-Chip Datenaustausch bereits gut etabliert sind und auch Forschungsarbeiten in Richtung Vollduplex-Betrieb bekannt werden, sind diese Techniken on-Chip nicht direkt anwendbar. Moderne Halbleiter-Fertigungstechnologien (Very Deep Submicron - VDSM) erzeugen Strukturen in der Größenordnung von nur wenigen Nanometern, wodurch sich geometrische und somit auch physikalische Eigenschaften jener Metall- und Isolationsschichten ändern, die nun für einen schnellen on-Chip Datentransport zur Verfügung stehen. Auch durch den on-Chip Einsatz paralleler Datenleitungen wächst die Datenrate nicht in jenem Tempo, mit dem die Transistoren kleiner werden und damit die Komplexität der Bausteine zunimmt. Einen möglichen Lösungsansatz könnte hier ein noch wenig erforschtes on-Chip Vollduplex Netzwerk mit multidrop und multi-input multi-output (MIMO) Eigenschaften darstellen. Vorteile, welche sich für SoCs und NoCs der Zukunft dadurch ergeben könnten sind:• Der effektive Datendurchsatz verdoppelt sich gegenüber den bestehenden Halbduplex Lösungen.• Die Energieaufnahme pro Bit (pJ/Bit) wird reduziert.• Durch eine bessere Nutzung der Datenleitungen bzw. Busse wird die Siliziumfläche reduziert und damit die Zuverlässigkeit erhöht.Die geplanten Forschungsarbeiten konzentrieren sich auf Modellierung und Design von on-Chip Netzwerken von System bis zur physikalischen Ebene und benötigen zur Verifikation auch die Entwicklung und Fertigung von Testchips in einer sub-100nm CMOS Technologie. Angestrebt werden analoge, durch spezielle digitale Kompensationstechniken unterstützte Lösungen zur Echounterdrückung (Vollduplex Betrieb) sowie zur Dämpfung des Übersprechens (MIMO), wobei die erwarteten Forschungsergebnisse auch für eine Vollduplex Drahtloskommunikation von Interesse sein könnten.Das Forschungsprojekt wird von Mitarbeitern des Studiengangs "ISCD – Integrated Systems and Circuits Design" der FH-Kärnten in Villach (CUAS), dem Indian Institute of Technology in Mandi, Indien (IIT) und der Infineon Technologies Austria in Villach (IFX) bearbeitet.
- FFG (Fördergeber/Auftraggeber)
- Fachhochschule Kärnten - gemeinnützige Privatstiftung (Lead Partner)
- Infineon Technologies Austria AG
Laufzeit | Jänner/2020 - November/2022 |
Projektleitung | |
Projektmitarbeiter*innen | |
Forschungsschwerpunkt | Hochfrequenztechnik |
Studiengang | |
Forschungsprogramm | Kooperative Forschung |
Förderinstitution/Auftraggeber |
The main goal of the Project is to develop an agile analog design methodology where the IC analog engineering knowledge will be captured in executable generators.
The target of the project is to design of basic analog blocks and systems that will be reused across different SOCs and CMOS technologies.
- Silicon Austria Labs GmbH (Fördergeber/Auftraggeber)
Laufzeit | März/2017 - April/2021 |
Projektleitung | |
Projektmitarbeiter*innen | |
Forschungsschwerpunkt | Mikroelektronik |
Studiengang | |
Forschungsprogramm | Bridge: Bridge 4. Frühphase |
Förderinstitution/Auftraggeber |
Integrierte Bausteine mit komplexen elektronischen Systemen, auch Systems-on-Chip oder SoCs genannt, sind heutzutage aus Geräten der mobilen Kommunikation, des Internets, der Verbraucher- und Unterhaltungselektronik und in zunehmendem Maße auch neuen Einsatzbereichen, von der Medizin bis zur Landwirtschaft, nicht mehr wegzudenken. Neben der enormen Komplexität dieser Bausteine zählen eine geringe Verlustleistungsaufnahme und ein zuverlässiger Betrieb zu deren typischen Eigenschaften. Intern bestehen SoCs häufig aus autonomen Einheiten wie CPUs, DSPs, Graphikprozessoren, Speicherblöcken sowie Schnittstellen zu Sensoren oder Antennen. Da trotz des üblicherweise asynchronen Betriebs und nicht einheitlicher Schnittstellen große Datenmengen in kürzester Zeit zwischen diesen Bausteinen ausgetauscht werden müssen, haben Forschungsarbeiten der letzten Jahre bereits zu beachtlichen System-on-Chip und Network-on-Chip (NoC) Lösungen geführt. Während serielle Hochgeschwindigkeitsnetzwerke im Halbduplex-Betrieb für den Inter-Chip Datenaustausch bereits gut etabliert sind und auch Forschungsarbeiten in Richtung Vollduplex-Betrieb bekannt werden, sind diese Techniken on-Chip nicht direkt anwendbar. Moderne Halbleiter-Fertigungstechnologien (Very Deep Submicron - VDSM) erzeugen Strukturen in der Größenordnung von nur wenigen Nanometern, wodurch sich geometrische und somit auch physikalische Eigenschaften jener Metall- und Isolationsschichten ändern, die nun für einen schnellen on-Chip Datentransport zur Verfügung stehen. Auch durch den on-Chip Einsatz paralleler Datenleitungen wächst die Datenrate nicht in jenem Tempo, mit dem die Transistoren kleiner werden und damit die Komplexität der Bausteine zunimmt. Einen möglichen Lösungsansatz könnte hier ein noch wenig erforschtes on-Chip Vollduplex Netzwerk mit multidrop und multi-input multi-output (MIMO) Eigenschaften darstellen. Vorteile, welche sich für SoCs und NoCs der Zukunft dadurch ergeben könnten sind:• Der effektive Datendurchsatz verdoppelt sich gegenüber den bestehenden Halbduplex Lösungen.• Die Energieaufnahme pro Bit (pJ/Bit) wird reduziert.• Durch eine bessere Nutzung der Datenleitungen bzw. Busse wird die Siliziumfläche reduziert und damit die Zuverlässigkeit erhöht.Die geplanten Forschungsarbeiten konzentrieren sich auf Modellierung und Design von on-Chip Netzwerken von System bis zur physikalischen Ebene und benötigen zur Verifikation auch die Entwicklung und Fertigung von Testchips in einer sub-100nm CMOS Technologie. Angestrebt werden analoge, durch spezielle digitale Kompensationstechniken unterstützte Lösungen zur Echounterdrückung (Vollduplex Betrieb) sowie zur Dämpfung des Übersprechens (MIMO), wobei die erwarteten Forschungsergebnisse auch für eine Vollduplex Drahtloskommunikation von Interesse sein könnten.Das Forschungsprojekt wird von Mitarbeitern des Studiengangs "ISCD – Integrated Systems and Circuits Design" der FH-Kärnten in Villach (CUAS), dem Indian Institute of Technology in Mandi, Indien (IIT) und der Infineon Technologies Austria in Villach (IFX) bearbeitet.
- FFG (Fördergeber/Auftraggeber)
- Fachhochschule Kärnten - gemeinnützige Privatstiftung (Lead Partner)
- Infineon Technologies Austria AG
Laufzeit | Jänner/2020 - November/2022 |
Projektleitung | |
Projektmitarbeiter*innen | |
Forschungsschwerpunkt | Hochfrequenztechnik |
Studiengang | |
Forschungsprogramm | Kooperative Forschung |
Förderinstitution/Auftraggeber |
The main goal of the Project is to develop an agile analog design methodology where the IC analog engineering knowledge will be captured in executable generators.
The target of the project is to design of basic analog blocks and systems that will be reused across different SOCs and CMOS technologies.
- Silicon Austria Labs GmbH (Fördergeber/Auftraggeber)
Laufzeit | April/2014 - September/2019 |
Projektleitung | |
Projektmitarbeiter*innen | |
Forschungsschwerpunkt | Mikroelektronik |
Studiengang | |
Forschungsprogramm | BM.WFJ: Josef-Ressel-Zentrum |
Förderinstitution/Auftraggeber |
The research activities of the proposed Ressel Center at FH-Kärnten will focus on modeling and implementation of integrated radio-frequency (RF) systems and circuits based on standard integrated circuit CMOS technologies. The tasks include all necessary development steps from modeling, simulation, circuit implementation to lab characterization supporting future integrated wireless communication systems.
- Christian Doppler Forschungsgesellschaft (Fördergeber/Auftraggeber)
- Intel Mobile Communications Austria GmbH (Lead Partner)
Laufzeit | März/2017 - April/2021 |
Projektleitung | |
Projektmitarbeiter*innen | |
Forschungsschwerpunkt | Mikroelektronik |
Studiengang | |
Forschungsprogramm | Bridge: Bridge 4. Frühphase |
Förderinstitution/Auftraggeber |
Integrierte Bausteine mit komplexen elektronischen Systemen, auch Systems-on-Chip oder SoCs genannt, sind heutzutage aus Geräten der mobilen Kommunikation, des Internets, der Verbraucher- und Unterhaltungselektronik und in zunehmendem Maße auch neuen Einsatzbereichen, von der Medizin bis zur Landwirtschaft, nicht mehr wegzudenken. Neben der enormen Komplexität dieser Bausteine zählen eine geringe Verlustleistungsaufnahme und ein zuverlässiger Betrieb zu deren typischen Eigenschaften. Intern bestehen SoCs häufig aus autonomen Einheiten wie CPUs, DSPs, Graphikprozessoren, Speicherblöcken sowie Schnittstellen zu Sensoren oder Antennen. Da trotz des üblicherweise asynchronen Betriebs und nicht einheitlicher Schnittstellen große Datenmengen in kürzester Zeit zwischen diesen Bausteinen ausgetauscht werden müssen, haben Forschungsarbeiten der letzten Jahre bereits zu beachtlichen System-on-Chip und Network-on-Chip (NoC) Lösungen geführt. Während serielle Hochgeschwindigkeitsnetzwerke im Halbduplex-Betrieb für den Inter-Chip Datenaustausch bereits gut etabliert sind und auch Forschungsarbeiten in Richtung Vollduplex-Betrieb bekannt werden, sind diese Techniken on-Chip nicht direkt anwendbar. Moderne Halbleiter-Fertigungstechnologien (Very Deep Submicron - VDSM) erzeugen Strukturen in der Größenordnung von nur wenigen Nanometern, wodurch sich geometrische und somit auch physikalische Eigenschaften jener Metall- und Isolationsschichten ändern, die nun für einen schnellen on-Chip Datentransport zur Verfügung stehen. Auch durch den on-Chip Einsatz paralleler Datenleitungen wächst die Datenrate nicht in jenem Tempo, mit dem die Transistoren kleiner werden und damit die Komplexität der Bausteine zunimmt. Einen möglichen Lösungsansatz könnte hier ein noch wenig erforschtes on-Chip Vollduplex Netzwerk mit multidrop und multi-input multi-output (MIMO) Eigenschaften darstellen. Vorteile, welche sich für SoCs und NoCs der Zukunft dadurch ergeben könnten sind:• Der effektive Datendurchsatz verdoppelt sich gegenüber den bestehenden Halbduplex Lösungen.• Die Energieaufnahme pro Bit (pJ/Bit) wird reduziert.• Durch eine bessere Nutzung der Datenleitungen bzw. Busse wird die Siliziumfläche reduziert und damit die Zuverlässigkeit erhöht.Die geplanten Forschungsarbeiten konzentrieren sich auf Modellierung und Design von on-Chip Netzwerken von System bis zur physikalischen Ebene und benötigen zur Verifikation auch die Entwicklung und Fertigung von Testchips in einer sub-100nm CMOS Technologie. Angestrebt werden analoge, durch spezielle digitale Kompensationstechniken unterstützte Lösungen zur Echounterdrückung (Vollduplex Betrieb) sowie zur Dämpfung des Übersprechens (MIMO), wobei die erwarteten Forschungsergebnisse auch für eine Vollduplex Drahtloskommunikation von Interesse sein könnten.Das Forschungsprojekt wird von Mitarbeitern des Studiengangs "ISCD – Integrated Systems and Circuits Design" der FH-Kärnten in Villach (CUAS), dem Indian Institute of Technology in Mandi, Indien (IIT) und der Infineon Technologies Austria in Villach (IFX) bearbeitet.
- FFG (Fördergeber/Auftraggeber)
- Fachhochschule Kärnten - gemeinnützige Privatstiftung (Lead Partner)
- Infineon Technologies Austria AG
Laufzeit | April/2014 - September/2019 |
Projektleitung | |
Projektmitarbeiter*innen | |
Forschungsschwerpunkt | Mikroelektronik |
Studiengang | |
Forschungsprogramm | BM.WFJ: Josef-Ressel-Zentrum |
Förderinstitution/Auftraggeber |
The research activities of the proposed Ressel Center at FH-Kärnten will focus on modeling and implementation of integrated radio-frequency (RF) systems and circuits based on standard integrated circuit CMOS technologies. The tasks include all necessary development steps from modeling, simulation, circuit implementation to lab characterization supporting future integrated wireless communication systems.
- Christian Doppler Forschungsgesellschaft (Fördergeber/Auftraggeber)
- Intel Mobile Communications Austria GmbH (Lead Partner)
Laufzeit | März/2017 - April/2021 |
Projektleitung | |
Projektmitarbeiter*innen | |
Forschungsschwerpunkt | Mikroelektronik |
Studiengang | |
Forschungsprogramm | Bridge: Bridge 4. Frühphase |
Förderinstitution/Auftraggeber |
Integrierte Bausteine mit komplexen elektronischen Systemen, auch Systems-on-Chip oder SoCs genannt, sind heutzutage aus Geräten der mobilen Kommunikation, des Internets, der Verbraucher- und Unterhaltungselektronik und in zunehmendem Maße auch neuen Einsatzbereichen, von der Medizin bis zur Landwirtschaft, nicht mehr wegzudenken. Neben der enormen Komplexität dieser Bausteine zählen eine geringe Verlustleistungsaufnahme und ein zuverlässiger Betrieb zu deren typischen Eigenschaften. Intern bestehen SoCs häufig aus autonomen Einheiten wie CPUs, DSPs, Graphikprozessoren, Speicherblöcken sowie Schnittstellen zu Sensoren oder Antennen. Da trotz des üblicherweise asynchronen Betriebs und nicht einheitlicher Schnittstellen große Datenmengen in kürzester Zeit zwischen diesen Bausteinen ausgetauscht werden müssen, haben Forschungsarbeiten der letzten Jahre bereits zu beachtlichen System-on-Chip und Network-on-Chip (NoC) Lösungen geführt. Während serielle Hochgeschwindigkeitsnetzwerke im Halbduplex-Betrieb für den Inter-Chip Datenaustausch bereits gut etabliert sind und auch Forschungsarbeiten in Richtung Vollduplex-Betrieb bekannt werden, sind diese Techniken on-Chip nicht direkt anwendbar. Moderne Halbleiter-Fertigungstechnologien (Very Deep Submicron - VDSM) erzeugen Strukturen in der Größenordnung von nur wenigen Nanometern, wodurch sich geometrische und somit auch physikalische Eigenschaften jener Metall- und Isolationsschichten ändern, die nun für einen schnellen on-Chip Datentransport zur Verfügung stehen. Auch durch den on-Chip Einsatz paralleler Datenleitungen wächst die Datenrate nicht in jenem Tempo, mit dem die Transistoren kleiner werden und damit die Komplexität der Bausteine zunimmt. Einen möglichen Lösungsansatz könnte hier ein noch wenig erforschtes on-Chip Vollduplex Netzwerk mit multidrop und multi-input multi-output (MIMO) Eigenschaften darstellen. Vorteile, welche sich für SoCs und NoCs der Zukunft dadurch ergeben könnten sind:• Der effektive Datendurchsatz verdoppelt sich gegenüber den bestehenden Halbduplex Lösungen.• Die Energieaufnahme pro Bit (pJ/Bit) wird reduziert.• Durch eine bessere Nutzung der Datenleitungen bzw. Busse wird die Siliziumfläche reduziert und damit die Zuverlässigkeit erhöht.Die geplanten Forschungsarbeiten konzentrieren sich auf Modellierung und Design von on-Chip Netzwerken von System bis zur physikalischen Ebene und benötigen zur Verifikation auch die Entwicklung und Fertigung von Testchips in einer sub-100nm CMOS Technologie. Angestrebt werden analoge, durch spezielle digitale Kompensationstechniken unterstützte Lösungen zur Echounterdrückung (Vollduplex Betrieb) sowie zur Dämpfung des Übersprechens (MIMO), wobei die erwarteten Forschungsergebnisse auch für eine Vollduplex Drahtloskommunikation von Interesse sein könnten.Das Forschungsprojekt wird von Mitarbeitern des Studiengangs "ISCD – Integrated Systems and Circuits Design" der FH-Kärnten in Villach (CUAS), dem Indian Institute of Technology in Mandi, Indien (IIT) und der Infineon Technologies Austria in Villach (IFX) bearbeitet.
- FFG (Fördergeber/Auftraggeber)
- Fachhochschule Kärnten - gemeinnützige Privatstiftung (Lead Partner)
- Infineon Technologies Austria AG
Laufzeit | April/2014 - September/2019 |
Projektleitung | |
Projektmitarbeiter*innen | |
Forschungsschwerpunkt | Mikroelektronik |
Studiengang | |
Forschungsprogramm | BM.WFJ: Josef-Ressel-Zentrum |
Förderinstitution/Auftraggeber |
The research activities of the proposed Ressel Center at FH-Kärnten will focus on modeling and implementation of integrated radio-frequency (RF) systems and circuits based on standard integrated circuit CMOS technologies. The tasks include all necessary development steps from modeling, simulation, circuit implementation to lab characterization supporting future integrated wireless communication systems.
- Christian Doppler Forschungsgesellschaft (Fördergeber/Auftraggeber)
- Intel Mobile Communications Austria GmbH (Lead Partner)
Laufzeit | März/2017 - April/2021 |
Projektleitung | |
Projektmitarbeiter*innen | |
Forschungsschwerpunkt | Mikroelektronik |
Studiengang | |
Forschungsprogramm | Bridge: Bridge 4. Frühphase |
Förderinstitution/Auftraggeber |
Integrierte Bausteine mit komplexen elektronischen Systemen, auch Systems-on-Chip oder SoCs genannt, sind heutzutage aus Geräten der mobilen Kommunikation, des Internets, der Verbraucher- und Unterhaltungselektronik und in zunehmendem Maße auch neuen Einsatzbereichen, von der Medizin bis zur Landwirtschaft, nicht mehr wegzudenken. Neben der enormen Komplexität dieser Bausteine zählen eine geringe Verlustleistungsaufnahme und ein zuverlässiger Betrieb zu deren typischen Eigenschaften. Intern bestehen SoCs häufig aus autonomen Einheiten wie CPUs, DSPs, Graphikprozessoren, Speicherblöcken sowie Schnittstellen zu Sensoren oder Antennen. Da trotz des üblicherweise asynchronen Betriebs und nicht einheitlicher Schnittstellen große Datenmengen in kürzester Zeit zwischen diesen Bausteinen ausgetauscht werden müssen, haben Forschungsarbeiten der letzten Jahre bereits zu beachtlichen System-on-Chip und Network-on-Chip (NoC) Lösungen geführt. Während serielle Hochgeschwindigkeitsnetzwerke im Halbduplex-Betrieb für den Inter-Chip Datenaustausch bereits gut etabliert sind und auch Forschungsarbeiten in Richtung Vollduplex-Betrieb bekannt werden, sind diese Techniken on-Chip nicht direkt anwendbar. Moderne Halbleiter-Fertigungstechnologien (Very Deep Submicron - VDSM) erzeugen Strukturen in der Größenordnung von nur wenigen Nanometern, wodurch sich geometrische und somit auch physikalische Eigenschaften jener Metall- und Isolationsschichten ändern, die nun für einen schnellen on-Chip Datentransport zur Verfügung stehen. Auch durch den on-Chip Einsatz paralleler Datenleitungen wächst die Datenrate nicht in jenem Tempo, mit dem die Transistoren kleiner werden und damit die Komplexität der Bausteine zunimmt. Einen möglichen Lösungsansatz könnte hier ein noch wenig erforschtes on-Chip Vollduplex Netzwerk mit multidrop und multi-input multi-output (MIMO) Eigenschaften darstellen. Vorteile, welche sich für SoCs und NoCs der Zukunft dadurch ergeben könnten sind:• Der effektive Datendurchsatz verdoppelt sich gegenüber den bestehenden Halbduplex Lösungen.• Die Energieaufnahme pro Bit (pJ/Bit) wird reduziert.• Durch eine bessere Nutzung der Datenleitungen bzw. Busse wird die Siliziumfläche reduziert und damit die Zuverlässigkeit erhöht.Die geplanten Forschungsarbeiten konzentrieren sich auf Modellierung und Design von on-Chip Netzwerken von System bis zur physikalischen Ebene und benötigen zur Verifikation auch die Entwicklung und Fertigung von Testchips in einer sub-100nm CMOS Technologie. Angestrebt werden analoge, durch spezielle digitale Kompensationstechniken unterstützte Lösungen zur Echounterdrückung (Vollduplex Betrieb) sowie zur Dämpfung des Übersprechens (MIMO), wobei die erwarteten Forschungsergebnisse auch für eine Vollduplex Drahtloskommunikation von Interesse sein könnten.Das Forschungsprojekt wird von Mitarbeitern des Studiengangs "ISCD – Integrated Systems and Circuits Design" der FH-Kärnten in Villach (CUAS), dem Indian Institute of Technology in Mandi, Indien (IIT) und der Infineon Technologies Austria in Villach (IFX) bearbeitet.
- FFG (Fördergeber/Auftraggeber)
- Fachhochschule Kärnten - gemeinnützige Privatstiftung (Lead Partner)
- Infineon Technologies Austria AG
Laufzeit | Februar/2012 - Mai/2012 |
Projektleitung | |
Forschungsschwerpunkt | Mikroelektronik |
Studiengang | |
Forschungsprogramm | Kurs im 7. EU-Rahmenprogramm |
Förderinstitution/Auftraggeber |
Vom 13.-17. Februar 2012 ist die Fachhochschule Kärnten Gastgeber des IDESA Kurses "Advanced Analog Design Flow".
IDESA ist ein Projekt innerhalb des EC Framework 7, bei dem Hochschulen in Hinblick auf die schnelle Entwicklung der IC Design- und Implementation Flows für Deep-Submicron Technologien unterstützt werden.
- STFC Science and Technology Facilities Council (Fördergeber/Auftraggeber)